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FSKDTA
设计的 FSK 发生频偏。当 V 》1。5 V 或开路时将设置 FSKOUT 开关为高阻状态
FSKDTA
时钟输出端。输出时钟给外部装置，根据外部装置的驱动需要加一个外部上拉电阻。当 CLKDIV （9
8 CLKOUT 脚）输入为逻辑低电平时，CLKOUT 输出时钟频率为 f =f CRSTL/2 或 f =f CRSTL/8 缓冲的时钟输出。当
CLKDIV 输入为逻辑高电平时，CLKOUT 输出时钟频率为f =f CRSTL/4 或 f =f CRSTL/16 缓冲的时钟输出
时钟分频器控制端。此端用于选择对 CLKOUT 信号的分频。当 CLKDIV （９脚）输入为逻辑低电平
9 CLKDIV 时，CLKOUT 输出时钟频率为f =f CRSTL/2 或f =f CRSTL/8 缓冲的时钟输出；当 CLKDIV 输入逻辑高电平时，
CLKOUT 输出时钟频率为f =f CRSTL/4 或f =f CRSTL/16 缓冲的时钟输出
10 COSC 晶体振荡器输入端。连接基准振荡器电路
FSK 输出端。此脚是一个在 7 脚的 FSKDTA 信号驱动的开关，当 FSKDTA 为低电平时，开关关断；
11 FSKOUT 当FSKDTA 为高电平或开路时，开关打开。从 FSKOUT 接一个附加电容到基准晶体振荡器网络，以改
变振荡频率，得到发射器输出的 FSKDTAFSK 频偏
12 FSKGND FSK 调制输出接地端
13 PAGND 功率放大器接地连接。所有功率放大器的射频地都接在这端
14 PAOUT 发射器的射频输出。到 VS 的直流通道通过天线的匹配网络提供
15 FSEL 短路到地
16 CSEL 开路
1。1。4 内部结构与工作原理
TDA5101 的内部结构框图如图 1。1。2 所示。芯片内包含发射功率放大器（PA ）、晶体振
荡器（OSC，简称晶振）、压控振荡器（VCO ）、相位检波（PD ）电路、分频器、回路滤波器
（LF ）、低电压传感器（LVS ）、电源电路（PS ）以及FSK 开关（SW）等。
图 1。1。2 TDA5101 内部结构框图
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·4 · 射频集成电路芯片原理与应用电路设计
锁相环（PLL ）合成器由压控振荡器（VCO ）、异步分频器、相位检波器、充电泵和回路
滤波器（LF ）等组成，完全集成在芯片上。VCO 的调谐电路由螺旋形电感和变容二极管组
成，也集成在芯片上。VCO 的中心频率是 630 MHz，振荡器信号被送到合成器分频器和功率
放大器。异步分频器的总分频比是 64 。鉴相器是一个典型的带充电泵的 IV 鉴相器，无源环
路滤波器在芯片上实现。在 315 MHz 应用时，CSEL 端开路。
晶体振荡器工作在9。84 MHz、FSK 发射时，振荡器的频率可通过外接电容调节，由第 7
脚 （FSKDAT ）控制。FSKDTA 状态与 FSK 开关的关系见表 1。1。3。两个晶振频率 （615 kHz 和
2。40 MHz ）可作为时钟频率，其输出（CLKOUT ）可作为微控制器的时钟输入，分频比由
CLKDIV 端控制（见表 1。1。4）。
表1。1。3 FSKDTA 状态与FSKOUT 开关的关系
FSKDTA 状态 FSKOUT 开关
开路 截止
短路到地 导通
表1。1。4 CLKDIV 控制下的分频比
FSKDTA 分频比
开路 16
短路到地 4
在 FSK 发射时，功率放大器能用第 6 脚（ASKDAT ）信号导通；ASK 发射时，ASKDAT
端用做数据输入。功率放大器的输出（PAOUT ）是集电极开路形式，需通过外接的线圈提供
电源偏置。调谐 LC 回路与外接的环形天线相匹配，可得到最好的特性，达到最大的功率放
大器效率。在 PAOUT 引脚端的高频电压峰…峰值是电源电压的 2 倍。为了减少功率放大器耦
合到其他电路而造成的影响，功率放大器有单独的接地端（PAGND ）。在315 MHz 应用时，
引脚端 FSEL 连接到地。
低电压检测器可提供电压检测功能，如果电源电压低于 2。15 V ，LPD 引脚将为低电平，
最小的反向电流是 1 mA。这个特性的简单应用是通过控制引脚6 关断功率放大器。
TDA5101 提供三种功率模式：功率下降模式（低功耗模式）、PLL 使能模式和发射模式，
如表 1。1。5 所示。
表1。1。5 TDA5101 的三种功率模式
PDWN FSKDTA ASKDTA 功率模式
L L L 低功耗模式
H L ；H L PLL 使能模式
悬空；H H L PLL 使能模式
悬空；H L ；H H 发射模式
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第1 章 射频发射器芯片原理与应用电路设计 ·5 ·
功率模式控制的内部电路如图 1。1。3 所示。
图 1。1。3 功率模式控制的内部电路
在低功耗模式下，消耗电流至少为 100 nA 。为使 IC 工作在这种模式，引脚 PDWN 、
ASKDTA 、FSKDTA 应置于低电平状态。
在 PLL 使能模式下，锁相环启动时间由晶振的启动时间决定，典型值为 1ms （依靠晶振
本身）。在这段时间内，为了减少电流消耗和避免能量辐射，功率放大器是关断的，电流消
耗为 3。5 mA 。可以通过微控制器的两条数据线控制IC ，ASK 和 FSK 的数据输入通过逻辑或
连接到内部的 PDWN 引脚端，在这种情况中，PDWN 引脚端不连接。
在发射使能模式下，功率放大器导通，电流消耗为 7mA 。为进入这种状态，ASKDTA
输入应为高电平。在 PDWN 脚悬空的情况下，ASK 和 FSK 调制的时序分别如图 1。1。4 和图
1。1。5 所示。
图 1。1。4 ASK 调制的时序
1。1。5 应用电路设计
TDA5101 采用 50Ohm 天线输出的应用电路如图 1。1。6 所示，印制板图如图 1。1。7 （a ）和图
1。1。7 （b ）所示。应用电路中元器件参数如表 1。1。6 所示。
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·6 · 射频集成电路芯片原理与应用电路设计
图 1。1。5 FSK 调制的时序
图 1。1。6 TDA5101 采用 50Ohm 天线输出的应用电路
图 1。1。7 印制板图
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第1 章 射频发射器芯片原理与应用电路设计 ·7 ·
表1。1。6 TDA5101 应用电路元器件参数
符号 数值 315 MHz ASK FSK 特性参数
R1 4。7 kOhm 0805； ±5％
R2 12 kOhm 0805； ±5％
R3A 15 kOhm 0805； ±5％
R3F 15 kOhm 0805； ±5％
R4 Open 0805； ±5％
C1 47nF