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符 号 名 称 最 小 值 最 大 值 单 位 条 件
f XTAL 晶振频率 9。69 15 MHz 并联谐振模式
C 充电电容 10 15 pF
L
C 放电电容 7 pF
O
ESR 等价于串联阻抗 60 Ohm
rfHCS362G/362F 晶体振荡器能够实现ASK 操作，其一个 ASK 电路如图 1。3。3 所示。图
中电容 C1 调电路的频率，不同的 C1 对应的频率见表 1。3。5。
表1。3。5 不同的C1 对应的频率（433 MHz ）
C1/pF 晶振频率/MHz 发射频率（32×f XTAL ）/ MHz
22 13。551 438 433。646
39 13。540 563 433。618
100 13。549 844 433。595
150 13。549 672 433。589 5
470 13。549 548 433。585 6
1000 13。549 344 433。579
图 1。3。3 ASK 方式外接晶体振荡器与电容器
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·20 · 射频集成电路芯片原理与应用电路设计
rfHCS362G/362F 通过控制石英晶体振荡器的振荡频率实现 FSK 操作，其电路图如图
1。3。4 所示。电容 C1 和 C2 实现 FSK 调制。当 DATAFSK=1 时，FSKOUT 为高阻抗状态，只
有 C1 对晶振起作用，发射频率为f max ；当DATAFSK=0 时，FSKOUT 与 VSSRF 接地，电容
C1 和 C2 并联，发射频率为f min 。
图 1。3。4 FSK 方式外接晶体振荡器的电路
选择一组理想的 C1 和 C2 值来确定中心频率和频率偏差（见表 1。3。6）。电容 C1 确定f max
而电容 C1 和 C2 并联值确定了f min 。负载电容与频率的关系见图 1。3。5。
图 1。3。5 负载电容与频率的关系
发射器中心频率（f C ）确定如下：
f C = （f max ＋ f min） /2
发射器的频率偏差确定如下：
f = （f max f min） /2
表1。3。6 典型发射中心频率和频率偏差（FSK 模式）
C2=1 000 pF C2=100 pF C2=47 pF
C1/pF
频率/MHz 偏差/kHz 频率/MHz 偏差/kHz 频率 MHz 偏差/kHz
22 433。612 34 433。619 27 433。625 21
33 433。604 25 433。610 19 433。614 14
39 433。598 20 433。604 14 433。608 10
47 433。596 17 433。601 11。5 433。604 8
68 433。593 13 433。589 9 433。600 5。5
100 433。587 8 — — — —
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第1 章 射频发射器芯片原理与应用电路设计 ·21 ·
时钟输出（CLKOUT ）信号可作为微控制器的输入或其他外围电路的稳定基准频率。石
英晶体振荡器有一个四分频电路。在应用中需要稳定的基准频率时，把 CLKOUT 脚连接到
GP2/T0CK1 输入上，并且使用 TIMER0 模块。CLKOUT 的电压幅值由在CLKOUT 脚上的充
电电容决定（峰…峰值 2V ，5pF ）。
发射器采用充电泵 PLL 。充电泵PLL 电路比典型电压相位检波器有更多的优点，即具有
无限制的引入范围和稳定的相位零点，并且允许使用低成本和低噪声的无源环路滤波器（见
图 1。3。6）。
图 1。3。6 环路滤波器电路
在设计环路滤波器时应主要考虑环路的带宽、相位裕度和阻尼系数。选择一个窄的环路
带宽可以得到较低的激励电平，但锁定时间较长。同理，选择一个宽的环路带宽可得到较短
的锁定时间，但又会产生较高的激励电平。相位裕度是衡量PLL 稳定性的标准。典型的环路
滤波器的相位裕度应在 30 °～70 °之间。阻尼系数决定自然频率的包络线。
表 1。3。7给出了一个环路滤波器的元件参数（晶振频率为13。56 MHz，发射频率为433。92 MHz ）。
表1。3。7 环路滤波器的元件参数
相位裕度（没有考虑
C1 C2/pF R 1/kOhm 环路带宽 自然频率/kHz 阻尼系数 计算锁定时间/us
阻尼延迟）/ （°）
0。01 pF 390 0。68 165 kHz 64 65 1。37 47
3 900 100 1。5 360 kHz 103 63 1。89 29
1 500 pF 47 2。7 610 kHz 166 55 2。10 18
1 000 pF 18 4。7 1。05 MHz 203 50 3。0 15
注意：（C1、C2 和 R 1 为后面典型应用电路中的 C4 、C5 和 R3 ）
表1。3。8 回路滤波器的元件参数（315 MHz）
FN （自然频率） 相位裕度 （没有考 计算锁定
C1/pF C2/pF R1/Ohm 回路带宽/kHz 阻尼系数
/kHz 虑阻尼延迟）/ （°） 时间/us
3 900 390 680 190 112 55d 0。94 27
3 900 680 680 175 112 47d 0。94 27
3 900 1 000 680 175 112 47d 0。94 27
PLL 的输出送至功率放大器（PA ）。PA 的集电极开路的差动输出可直接驱动闭环天线
（
ANT1 、ANT2 ），也可以经过一个阻抗匹配网络改变成单端输出。引脚 ANT1 和 ANT2 为
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·22 · 射频集成电路芯片原理与应用电路设计
集电极开路输出，它们必须通过负载上拉到 VDDRF 。PA 的差动输出应该匹配一个 1 kOhm 的
负载电阻。当匹配不合理时，会导致过度的干扰和谐波辐射。发射输出电压可以通过改变
PS/DATAASK 脚的电压（V ）调节成＋2dBm 到…12dBm 中的 6 个等分值。ASK 如图 1。3。7 所
PS
示，FSK 功率选择电路如图 1。3。8 所示。在 FSK 的操作中，PS/DATAASK 脚只能作为电压选
择脚（PS ）使用。PA/DATAASK 脚的功能为开启或关断 PA 。分压网络上的R 1 和 R2 用来确
定 V （功率选择电压），以选择发射器的输出功率。假如想得到最大发射器输出功率，可以
PS
把引脚 VDDRF 和 PA/DARAASK 直接连接起来。
图 1。3。7 ASK 功率选择电路